Full metadata record
DC pole | Hodnota | Jazyk |
---|---|---|
dc.contributor.advisor | Pinker, Jiří | |
dc.contributor.author | Paločko, Lukáš | |
dc.contributor.referee | Kostka, František | |
dc.date.accepted | 2012-05-31 | |
dc.date.accessioned | 2013-06-19T06:47:55Z | - |
dc.date.available | 2011-10-17 | cs |
dc.date.available | 2013-06-19T06:47:55Z | - |
dc.date.issued | 2012 | |
dc.date.submitted | 2012-05-11 | |
dc.identifier | 47271 | |
dc.identifier.uri | http://hdl.handle.net/11025/2353 | |
dc.description.abstract | Diplomová práca prezentuje návrh jadra RISC procesoru pre výukové účely. Cieľom bolo navrhnúť a implementovať 8-bitový mikroprocesor RISC do jazyka VHDL. Realizácia kládla vysoký dôraz na možnosti následného zapracovania do výukových procesov. Navrhnutá inštrukčnú sada je založená na inštrukčnej sade THUMB a optimalizovaná pre 5-stupňovú zreťazenú linku. Práca taktiež predkladá analýzu 3 a 5-stupňovej zreťazenej linky v náväznosti na pokročilejšie architektúry zreťazených liniek. Dôležitá časť práce pozostávala z navrhnutia techniky pre vizualizáciu vnútorných signálov, ktorá je podporov pre hardwarový prípravok. | cs |
dc.format | 58s (80 607 znakov) | cs |
dc.format.mimetype | application/pdf | |
dc.language.iso | sk | sk |
dc.publisher | Západočeská univerzita v Plzni | cs |
dc.relation.isreferencedby | https://portal.zcu.cz/StagPortletsJSR168/CleanUrl?urlid=prohlizeni-prace-detail&praceIdno=47271 | - |
dc.rights | Plný text práce je přístupný bez omezení. | cs |
dc.subject | RISC | cs |
dc.subject | mikroprocesor | cs |
dc.subject | zreťazená linka | cs |
dc.subject | superzreťazená linka | cs |
dc.subject | superskalárna zreťazená linka | cs |
dc.subject | inštrukčná sada | cs |
dc.title | Návrh jádra RISC procesoru pro výukové účely | cs |
dc.title.alternative | The design of a RISC-processor core for teaching purposes | en |
dc.type | diplomová práce | cs |
dc.thesis.degree-name | Ing. | cs |
dc.thesis.degree-level | Navazující | cs |
dc.thesis.degree-grantor | Západočeská univerzita v Plzni. Fakulta elektrotechnická | cs |
dc.description.department | Katedra aplikované elektroniky a telekomunikací | cs |
dc.thesis.degree-program | Elektrotechnika a informatika | cs |
dc.description.result | Obhájeno | cs |
dc.rights.access | openAccess | en |
dc.description.abstract-translated | The master thesis presents the design of a RISC-processor core for teaching purposes. The aim of this project was to design and implement an 8-bit RISC microprocessor in the VHDL language. The implementation has been developed with regard to the teaching purposes. The developed instruction set is based on a THUMB Instruction Set and optimized for a 5-stage pipeline. The evolution of the pipeline from a 3-stage pipeline to the Superpipeline and Superscalar technique is discussed. An important part of the task - visualization of internal signals ? has been tailored to the hardware support available on the Development and Education Board which has been selected for this purpose. | en |
dc.subject.translated | RISC | en |
dc.subject.translated | microprocessor | en |
dc.subject.translated | pipeline | en |
dc.subject.translated | superpipeline | en |
dc.subject.translated | superscalar | en |
dc.subject.translated | instruction set | en |
Vyskytuje se v kolekcích: | Diplomové práce / Theses (KAE) |
Soubory připojené k záznamu:
Soubor | Popis | Velikost | Formát | |
---|---|---|---|---|
DP_palocko_2012.pdf | Plný text práce | 4,13 MB | Adobe PDF | Zobrazit/otevřít |
047271_vedouci.pdf | Posudek vedoucího práce | 368,14 kB | Adobe PDF | Zobrazit/otevřít |
Palocko.pdf | Posudek oponenta práce | 757,24 kB | Adobe PDF | Zobrazit/otevřít |
047271_hodnoceni.pdf | Průběh obhajoby práce | 98,68 kB | Adobe PDF | Zobrazit/otevřít |
Použijte tento identifikátor k citaci nebo jako odkaz na tento záznam:
http://hdl.handle.net/11025/2353
Všechny záznamy v DSpace jsou chráněny autorskými právy, všechna práva vyhrazena.